|
|
|
|
| LEADER |
02412na a2200229 4500 |
| 003 |
HR-ZaFER |
| 008 |
160221s2017 ci ||||| m||| 00| 0 hr d |
| 035 |
|
|
|a (HR-ZaFER)ferid4765
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 100 |
1 |
|
|a Ričković, Krešimir
|
| 245 |
1 |
0 |
|a Implementacija CPRI sučelja na FPGA sklopovlju :
|b diplomski rad /
|c Krešimir Ričković ; [mentor Mladen Vučić].
|
| 246 |
1 |
|
|a FPGA Implementation of CPRI Interface
|i Naslov na engleskom:
|
| 260 |
|
|
|a Zagreb,
|b K. Ričković,
|c 2017.
|
| 300 |
|
|
|a 73 str. ;
|c 30 cm +
|e CD-ROM
|
| 502 |
|
|
|b diplomski studij
|c Fakultet elektrotehnike i računarstva u Zagrebu
|g smjer: Elektroničko i računalno inženjerstvo, šifra smjera: 48, datum predaje: 2017-06-29, datum završetka: 2017-07-05
|
| 520 |
3 |
|
|a Sažetak na hrvatskom: U ovom radu su opisani dijelovi CPRI specifikacije prvog sloja relevantni za izvedbu programskog rješenja. Objašnjen je princip serijalizacije i deserijalizacije podataka putem SerDes bloka. Objašnjen je princip dobivanja sinkroniziranog signala takta s optimalnim faznim pomakom putem CDR bloka. Opisane su mogućnosti i ograničenja razvojne pločice koja je služila za testiranje razvijenog programskog rješenja. Opisano je razvijeno programsko rješenje u programskom jeziku C i opisan je način korištenja razvijenih aplikacija. Opisano je razvijeno programsko rješenje u programskom jeziku VHDL s pripadajućim vremenskim dijagramima pojedinih razvijenih komponenti.
|
| 520 |
3 |
|
|a Sažetak na engleskom: Parts of layer 1 CPRI specification relevant for implementing software solution are described in this thesis. Data serialization and deserialization principle using SerDes block is explained. Extracting synchronized clock signal with optimal phase shift using CDR block is also explained. Features and restrictions of development board Zedboard, which was used for testing developed software solution, are listed and explained. Developed software solution in programming language C and usage of developed software solution is also explained. Developed software solution in programming language VHDL with accompanying time diagrams of developed components is also explained in this thesis.
|
| 653 |
|
1 |
|a CPRI sučelje, FPGA, VHDL, Xillinux, SerDes, 8b/10b kodiranje
|
| 653 |
|
1 |
|a CPRI interface, FPGA, VHDL, Xillinux, SerDes, 8b/10b coding
|
| 700 |
1 |
|
|a Vučić, Mladen
|4 ths
|
| 942 |
|
|
|c Y
|
| 999 |
|
|
|c 49963
|d 49963
|