|
|
|
|
| LEADER |
04002na a2200229 4500 |
| 003 |
HR-ZaFER |
| 008 |
160221s2019 ci ||||| m||| 00| 0 hr d |
| 035 |
|
|
|a (HR-ZaFER)ferid7163
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 100 |
1 |
|
|a Jurenić, Monika
|9 40982
|
| 245 |
1 |
0 |
|a Projektiranje djelila frekvencije u CMOS tehnologiji :
|b završni rad /
|c Monika Jurenić ; [mentor Marko Koričić].
|
| 246 |
1 |
|
|a Design of frequency dividers in CMOS technology
|i Naslov na engleskom:
|
| 260 |
|
|
|a Zagreb,
|b M. Jurenić,
|c 2019.
|
| 300 |
|
|
|a 34 str. ;
|c 30 cm +
|e CD-ROM
|
| 502 |
|
|
|b preddiplomski studij
|c Fakultet elektrotehnike i računarstva u Zagrebu
|g smjer: Elektronika, šifra smjera: 36, datum predaje: 2019-06-14, datum završetka: 2019-07-12
|
| 520 |
3 |
|
|a Sažetak na hrvatskom: U ovom radu projektirano je cjelobrojno djelilo frekvencije za primjenu u sintetizatoru frekvencije za bežične komunikacije na 2.4 GHz prema IEEE 802.11 protokolu korištenjem 180 nm CMOS tehnologije kompanije TSMC. Djelilo se nalazi unutar petlje povratne veze za sinkronizaciju faze. Uloga sintetizatora je generiranje signala lokalnog oscilatora ovisno o odabiru određenog komunikacijskog kanala. Cjelobrojno djelilo dijeli izlazni RF signal u GHz području i na izlazu daje frekvenciju koja se uspoređuje s referentnim signalom s kristalnog oscilatora u području MHz. Cjelobrojni djelitelj je moguće programirati korištenjem digitalne logike u rasponu od 2400 do 2527 uz jedinični korak što obuhvaća sve kanale unutar standarda.
Djelilo je projektirano u 3 dijela koje se sastoji od preddjelila, podesivog i programskog brojila. Preddjelilo radi u području GHz i za njegovu izvedbu je korištena strujna logika s naponima visoke i niske logičke razine iznosa redom 1.8 i 1.3 V. Za konačnu realizaciju korišteno je predbrojilo s dvostrukim djeliteljem iznosa 15/16. Podesivo i programsko brojilo izvedeni su redom kao 7 i 8 bitno sinkrono binarno brojilo korištenjem standardnih ćelija u CMOS logici s naponima logičkih razina od 1.8 i 0 V. Realizirani su korištenjem T bistabila s asinkronim ulazima. Za podesivo brojilo je izvedena logika pomoću koje se može programski podesiti djelitelj čime je omogućeno programsko podešavanje izlazne frekvencije.
|
| 520 |
3 |
|
|a Sažetak na engleskom: The theme of this research paper is an integer frequency divider which is used in a frequency synthesizer for wireless comunnication at 2.4 GHz according to IEEE 802.11 standard. The divider is designed using a 180 nm CMOS technology from the TSMC company. The synthesizer is made as a Phase-Locking Loop which has to generate a signal from the local oscillator depending on the selected channel and the divider is located in the feedback of the loop. The integer divider has to divide a GHz signal and the result has to be a MHz signal which is compared to the signal from the local oscillator. With the use of digital logic it is possible to program the integer divider to have the divide ratio from 2400 to 2527 which includes all the channels within the standard.
The divider is consisted of 3 parts: Dual-Modulus Prescaler, Swallow Counter and Program Counter. The Dual-Modulus Prescaler is the only part that is operating at GHz frequencies which is why Current-Mode Logic is used to design it. Current-Mode Logic uses differential gates and has logic voltage levels that are equal to 1.8 V (high) and 1.3 V (low). For the final design, the divide ratio od Dual-Modulus Prescaler is 15/16. Swallow Counter and Program Counter are constructed as 7 and 8-bit UP counters using the standard CMOS logic gates with logic voltage leves of 1.8 V and 0 V. The UP counter is designed with T flip-flops with asynchronous inputs. The divide ratio of the Swallow Counter can be programed which means that the output frequency of the divider can be programed too.
|
| 653 |
|
1 |
|a CMOS
|a djelilo
|a frekvencija
|
| 653 |
|
1 |
|a CMOS
|a divider
|a frequency
|
| 700 |
1 |
|
|a Koričić, Marko
|4 ths
|9 30743
|
| 942 |
|
|
|c Z
|
| 999 |
|
|
|c 51692
|d 51692
|